| 在手里的一個CASE，客戶要求采用FPGA設計數據采集電路然后通過千兆網把數據傳入計算機進行處理和顯控。數據傳輸率為400Mb/s，設計順利完成后測試發(fā)現數據傳入計算機，對實時數據進行計算處理耗費了大量的CPU資源，導致計算機顯控響應較慢，CPU占用率高，如果計算機長期超負荷工作，可能會導致整個系統的穩(wěn)定性下降，于是客戶希望把原來設計在計算機端的一部分比較耗費CPU資源的算法移到下位機（電路板）上完成。
初步分析需要在下位機實現的算法后，發(fā)現算法中用到了大量的定點乘法，如果不改變電路，直接在FPGA里實現，速度不一定能上得來，而且可能會導致整個FPGA系統的系統速度下降，于是提出在電路板里加入一個DSP最小系統來完成算法的實現。最后定下來在電路中加入ADI公司ADSP-BF533這一款DSP，理由如下：一是ADSP-BF533芯片尺寸較小，方便集成在電路板中，不會占用太大的PCB空間；二是ADSP-BF533的系統時鐘可以跑到600M，定點乘法的速度比較快；三是ADSP-BF533的外部通信接口比較豐富，與FPGA通信比較方便，比如PPI，RS232,SPI及同步串行接口等。設計框圖如下：
要想FPGA和DSP同步協調工作，必須考慮如下兩個問題，一是主從關系，二是兩者之間的通信接口。經分析，數據是由FPGA采集得到，一次需要計算機的數據量為8KB，經過DSP對8K運算后，得到16字節(jié)的運算結果。顯然，數據運算的發(fā)起者為FPGA，DSP只是一個運算單元，所以DSP應該為從設備。在硬件電路設計方面，DSP的復位引腳由FPGA控制，上電后到FPGA完成初始化，DSP處于復位狀態(tài)；FPGA完成初始化并穩(wěn)定工作后，釋放DSP的復位信號，DSP加載程序開始工作。另一方面，DSP的系統時鐘輸入也于FPGA的IO提供，這樣在電路上可以減少一個晶振電路的設計，降低了生產成本，也節(jié)省了PCB空間。
通信接口方面，考慮到傳入DSP的速度量比較大，DSP輸出到FPGA的數據量比較小的特點，８K的數據傳入DSP采用PPI接口，其通信速度最高可達132Mbytes/s；DSP運算后的16字節(jié)的運算結果通過DSP的同步串口傳入FPGA，通信速度可達125Mbit/s；運算需要用到的參數通過RS232接口傳入DSP。硬件實物如下：
測試結果表明，系統的硬件設計達到了預期要求。
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